Curso Diseño FPGAs con Vivado y Xilinx Serie 7
Inicio 24-09-2014
Fin 10-10-2014
Este curso ofrece una formación detallada sobre el flujo de diseño para FPGAs de Xilinx usando Vivado. Se hace hincapié en las nuevas forma de aplicar restricciones de diseño y el análisis estático de tiempo. Así mismo se describen buenas prácticas de diseño de FPGA, y cómo utilizar la base de datos unificada de Vivado (Vivado™ unified database). Se parte desde el diseño HDL, haciendo hincapié en buenas prácticas y codificación orientada a la síntesis de circuitos. Se estudian además los detalles de las nuevas familias Xilinx Serie 7 y como explotar estos recursos. Se analizan las diferentes opciones de síntesis e implementación para mejorar el rendimiento del diseño.
El curso requiere de conocimientos básicos de lenguajes HDL (VHDL o Verilog) y nociones de diseño con FPGAs. Si usted requiere de formación previa en HDL puede consultar la siguiente página con enlaces y recomendaciones (introducción HDLs). Disponible es junio 2014.
El curso se organiza en dos partes de 3 días (24hs lectivas) cada una con una semana intermedia.
Fechas:
- Semana1: miércoles 24, jueves 25 y viernes 26 de septiembre 2014 de 9:00 a 18:00.
- Semana2: miércoles 8, jueves 9 y viernes 10 de octubre 2014 de 9:00 a 18:00.
Descriptores y detalles:
Puede acceder a los detalles de esta edición en el tríptico (FPGAs, Vivado y Xilinx Serie 7).
Fundación Tripartita
Recuerde que su empresa puede beneficiarse de las subvenciones de la fundación tripartita.
Pre-inscripción:
Evento pasado.
