Síntesis de alto nivel para FPGAs de Xilinx con Vivado-HLS 2014

Síntesis de alto nivel para FPGAs de Xilinx con Vivado-HLS

El diseño digital ha evolucionado de los lenguajes de descripción de hardware (HDL – Hardware Description Languages) a los lenguajes de alto nivel (HLL – High Level Languages). En este curso se estudian las estrategias para el uso de las herramienta de síntesis para obtener diseños digitales eficientes a partir de descripciones en C/C++. Se aprenden los conceptos de optimización de área y velocidad en el contexto de la síntesis de alto nivel.

Puede consultar el triptico de esta edición de junio 2014 (aquí).

Prerrequisitos:

Conocimientos de lenguajes de descripción de HW (VHDL ó Verilog). Nociones de uso de FPGAs.

Fechas:

Lunes 16, martes 17 y miércoles 18 de junio de 2014 de 9:00 a 18:00 hs

Lugar:

Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID

Como llegar a la EPS-UAM (aquí).

Fundación Tripartida

Recuerde que su empresa puede beneficiarse de las subvenciones de la fundación tripartita.

Pre-registro:

[Inscripción cerrada]

Fotos del evento

A continuación mostramos algunas fotos del evento: