Curso Síntesis de Alto Nivel con Vivado HLS en Argentina

Curso Síntesis de Alto Nivel para FPGAs de Xilinx con Vivado HLS en San Luis, Argentina

Puede descargar el cartel (aquí)

Introducción:

El diseño digital ha evolucionado de los lenguajes de descripción de hardware (HDL – Hardware Description Languages) a los lenguajes de alto nivel (HLL – High Level Languages). En este curso se estudian las estrategias para el uso de las herramienta de síntesis para obtener diseños digitales eficientes a partir de descripciones en C/C++ y su optimización de área y velocidad. Se explora las alternativas de optimización de la herramienta de síntesis de alto nivel para FPGAs de Xilinx Vivado-HLS (High Level Synthesis) tanto para generar core-IP independientes como co-procesadores.

Prerrequisitos:

Conocimientos de lenguajes de descripción de HW (VHDL o Verilog). Nociones de uso de FPGAs y de los lenguajes C/C++.

Contenido del Curso:

• Introducción a la Síntesis de alto nivel (HLS – High Level Synthesis). Conceptos de planificación y enlace (scheduling and Binding)
• Comprender el flujo de diseño para síntesis de alto nivel en Vivado-HLS (antiguamente AutoESL). Introducción a la herramienta.
• Optimizaciones de performance. Terminología: Latencia, productividad, intervalo de inicialización. Desenrollamiento, mezcla y aplanamiento de bucles, segmentación (pipeline) a nivel funciones y bloques. Acceso concurrente a arreglos (memorias).
• Optimizaciones de área. Control de recursos utilizados. Reúso de componentes. Mantenimiento de jerarquías (inlining). Mapeo y reordenamiento del almacenamiento (array mapping). Precision en los operadores.
• Directivas para el control de velocidad y el área. Ejemplos de utilización. Nociones de TCL para el manejo de la herramienta.
• Bancos de prueba (testbenches) en C/C++. Flujo de validación y verificación. Simulación de sistemas desde system-C y usando HDLs con modelsim.
• Codificación en C/C++ para diseño de Hardware. Tipos de datos de ancho no estándar, construcciones no soportadas: punteros, mallocs, etc. Uso de Volatiles.
• Uso de streaming. Manejo de Interfaces de entrada Salida. Modelos de computación e intercomunicación en HLS. Creación de cores-IP tanto para EDK e IP-Integrator (IP-XACT), interfaces AXI (stream, lite y full) y conexión con VIVADO HL Design Suite.

Fechas

• Martes 11 y miércoles 12 de abril de 2017.

Lugar:

Universidad Nacional de San Luis

San Luis, Argentina

Pre-Registro:

La asignación de plazas y gestión local del evento la realiza la U.N. San Luis (cursosleis_at_gmail.com)

[Registro Cerrado]

Fotos del Evento: