Del 08-04-2019 al 09-04-2019
Diseño con FPGAs de Xilinx: VHDL Síntesis Lógica y Simulación (2019)
VHD01: Designing with VHDL. Logical Synthesis and Simulation for Xilinx FPGA design
Se trata de un curso de 2 días, el cual precede a dos cursos en diseños de FPGAs. Estos 3 cursos están relacionados entre sí, y pueden ser cursados individualmente o combinados.
- VHDL01: Diseñando con VHDL. Síntesis Lógica y Simulación para FPGAs de Xilinx (2 días).
- VIV-ESS: Diseño FPGA de Xilinx usando Vivado Design Suite Essential (3 días).
- VIV-ADV: Diseño FPGA de Xilinx usando Vivado Design Suite Advanced (3 días).
VHD01: Diseñando con VHDL. Síntesis Lógica y Simulación para FPGAs de Xilinx
Breve resumen: Este curso es una introducción al lenguaje VHDL. Énfasis en escritura de código sintetizable y escritura de código de simulación para bancos de pruebas (testbench). Se cubre el diseño a nivel RTL (nivel de transferencia de registros) y diferentes estilos de codificación. Éste curso aborda específicamente los dispositivos Xilinx y los dispositivos FPGA en general. También se introducen nociones de Verilog y la forma de interactuar con VHDL. Este curso es eminentemente práctico.
Puede ver información preliminar de la planificación de cursos Xilinx para el primer semestre 2019 aquí.
Este curso se dicta en español y la documentación está en inglés.
Fechas
lunes 8 y martes 9 de abril de 2019 de 9:00 a 18:00h.
Lugar de realización:
Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID
Puede ver como llegar (Aquí).
Fundación Fundae:
Recuerde que su empresa puede beneficiarse de las subvenciones de la fundación fundae (antigua fundación tripartita)
Pre-Inscripción
Curso cerrado.
