Del 20-10-2020 al 29-10-2020

Síntesis de alto nivel (HLS) para FPGAs de Xilinx (VILT – Incompany)

Síntesis de alto nivel para FPGAs de Xilinx con Vivado-HLx (Live on-Line)

La necesidad de subir el nivel de abstracción para ganar productividad ha hecho de Síntesis del Alto Nivel (High Level Synthesis-HLS) una pieza clave para transformar descripciones algorítmicas en código RTL en tiempo inimaginables hace una década atrás. Vivado-HLS ha evolucionado convirtiéndose en una herramienta indispensable en el flujo de diseño basados en IP-cores utilizado en Vivado Design Suite.
Así mismo es parte esencial para la síntesis de hardware dentro de del entorno de desarrollo de Vitis (Vitis – Unified Software Platform).

Este curso se desarrolla en modalidad live-on-line (VILT). En cuatro días consecutivos con sesiones de 4 hs usando MS-Teams. Los ejercicios prácticos se desarrollarán usando Vivado-HLS 2020.1 y como placa de desarrollo Zybo Z (solo 2 ejercicios finales). La versión on-line posee una bonificación del 30%.

HLS01: High Level Synthesis for Xilinx FPGAs with Vivado-HLx

HLS01: Síntesis de alto nivel para FPGAs de Xilinx con Vivado-HLx

Breve Resumen: Completa Introducción a la herramienta de síntesis de alto nivel Vivado-HLS. Este curso cubre estrategias de síntesis, características de la herramienta, mejora de rendimiento, optimización en área, creación de interfaces, reducción de latencia, codificación de bancos de prueba (testbench), trucos y consejos de codificación. El temario ha sido actualizado para cubrir las novedades de la herramienta así como la integración con Vitis (Unified Software Platform) y Vivado HLx.

Descriptores y detalles:

Fechas:

  • Martes 20,  jueves 22,  martes 20 y  jueves 22 de octubre de 2020. De 14.30 a 18 hs (Live on line)

Lugar de realización:

Live online, exclusivo In-Company para Indra