Del 14-02-2022 al 08-03-2022

Xilinx MPSoC-RFSoC Advanced Embedded Systems. Incompany GMV

Diseño de Sistemas SDR Avanzados en Dispositivos Xilinx MPSoC y RFSoC

In company for GMV. face to face (and online streaming).

Tres bloques temáticos:
• MPSoC: Desarrollo de sistemas avanzados en Xilinx MPSoC (24 h docentes)
• RFSoC: Implementación de soluciones SDR en Xilinx RFSoC (16 h docentes)
• HLS-MC: Síntesis de alto nivel con Vitis-HLS y SSR (Super Sample Rate) (16 h docentes)

Curso equivalente a 7 días intensivos (56 hs), organizado a lo largo de 4 semanas (16hs/semana + 8s/semana).

Contenido del curso MPSoC:

Modulo 1 (MPSoC): Diseño de sistemas avanzados en Xilinx Zynq UltraScale+ MPSoC

Visión general de Zynq UltraScale+, bloques principales, dispositivos de la familia, configuración, integración a nivel de sistema.
Processing System (PS): Application Processing Unit (APU), Real-Time Processing Unit (RPU), Platform Management Unit (PMU), seguridad y configuración, periféricos generalistas y de alta velocidad, controlador de memoria, GPU.
Programmable Logic (PL): características de la arquitectura UltraScale+ en términos de celdas lógicas, memorias, transceptores multigigabit, bloques DSP. Codec de vídeo.
Interconexiones: interfaces de conexión entre PS y PL, descripción, características particulares de cada interfaz y casos de uso.
Desarrollo de aplicaciones Linux en Zynq UltraScale+: entorno de desarrollo y depuración, particularidades en el desarrollo de aplicaciones y de PetaLinux para Zynq UltraScale+, virtualización (Xen), desarrollo en plataformas emuladas (QEMU).
Sistemas heterogéneos en Zynq UltraScale+ con Linux en procesadores Cortex-A53 y FreeRTOS/baremetal en Cortex-R5. Entorno OpenAMP.
Seguridad: introducción a TrustZone, unidades de protección de memoria (MPUs), arranque seguro (secure booting).
Introducción al desarrollo de firmware PMU para la gestión de energía y tareas avanzadas de monitorización y seguridad.
Periféricos PS: Introducción a periféricos de alta velocidad (USB y Gigabit Ethernet) y de propósito general (CAN, I2C, SD/SDIO, SPI y UART).
Depuración: Introducción de hardware de debugging en el chip (uso del Integrated Logic Analizer -ILA y Virtual IO VIO). Depuración conjunta de hardware y software (disparo cruzado).
Terminología e implementación en dispositivos Zynq y MPSoC desde una perspectiva tanto de hardware como de software. Controlador General de Interrupciones (GIC),
Detalles de arranque (Booting). Descripción general del arranque de dispositivos Zynq y MPSoC. Tecnologías de memoria de arranque. Vista de bajo nivel del proceso de booting. Configuración del PL en el arranque. Arranque seguro. Introducción al FSBL (First Stage Boot Loader). Herramienta generadora de imágenes Flash.
Movimiento de datos eficiente entre PS y PL. Interfaces AXI Slave, AXI Master y AXI-Stream. Manejo del bloque AXI-Stream DMA. Operación DMA (direct access memory) avanzadas. Implicaciones en Linux.

Modulo 2 (RFSoC): Implementación de soluciones SDR en Xilinx RFSoC

Visión general de RFSoC, comparativa de RFSoC frente a otras opciones, panorama de familias y dispositivos, entorno de desarrollo
RF-ADC: arquitectura, funcionalidad, interfaces, configuración del core IP, drivers y desarrollo de aplicaciones
RF-DAC: arquitectura, funcionalidad, interfaces, configuración del core IP, drivers y desarrollo de aplicaciones
Tarjeta ZCU111: descripción, configuración, prototipado de aplicaciones en ZCU111
Diseño de convertidores de datos con RFSoC: fundamentos, características comunes, flujo de diseño, simulación, implementación
Herramientas de soporte: herramientas de evaluación, RF Analyzer, PYNQ
Integración a nivel de sistema: introducción a la problemática del diseño PCB, configuración y soluciones a nivel software y sistema operativo (PetaLinux)

Modulo 3 (HLS): Vitis-HLS y SSR (Super Sample Rate)

Introducción a la Síntesis de Alto Nivel (HLS): ventajas en términos de productividad y verificación, herramientas, fundamentos de operación y flujos de diseño.
Flujo de diseño en Vitis-HLS: fundamentos e integración en el ecosistema de herramientas de Xilinx
Exploración del espacio de diseño con directivas: paralelismo, pipelining, throughput y latencia, área y velocidad.
Interfaces E/S: fundamentos, protocolos block-level y port-level, uso de interfaces AXI4.
Integración a nivel de sistemas de módulos HLS en el flujo de IP integrator y flujo acelerado.
Introducción y conceptos básicos de Super Sample Rate (SSR). Profundización en las características y posibilidades de los bloques DSP (DSP48x y DSP58x).
Uso de la implementación SSR de Xilinx. Nociones del flujo sobre System Generator y profundidad de las características de integración usando HLS (High Level síntesis con Vitis-HLS).
Estudio de las implementaciones genéricas de filtros polifásicos y su aplicaciones en bloques completos de procesamiento como FFT, FIR, DDS, etc.
Algunos de estos bloques tienen asociado un core que se puede generar desde Vivado. Tal es el caso del FIR que se puede generar en formato SSR con el FIR compiler (esto no deja de ser teoría clásica de filtros polifásicos).