Del 10-06-2025 al 12-06-2025

Verificación de Sistemas Digitales con UVM

UVM: Verificación de sistemas digitales con UVM (Universal Verification Methodology)

— Anuncio preliminar

UVM son las siglas de Universal Verification Methodology (Metodología de verificación universal). Se trata de una metodología estandarizada para verificar diseños digitales y sistemas en chip (SoC). UVM se basa en el lenguaje SystemVerilog y proporciona un marco para crear componentes modulares y reutilizables para bancos de pruebas que se pueden integrar fácilmente en el proceso de verificación de diseño.

Este curso introductorio sienta las bases para el trabajo eficiente usando la metodología UVM. En la primera parte del curso se comienza con un repaso de SystemVerilog suponiendo conocimientos previos de Verilog (si lo necesita puede hacer el curso de Verilog). La segunda parte estable los conceptos de UVM y desarrolla el conjunto de pautas y prácticas recomendadas para desarrollar bancos de pruebas (testbenches) eficientes.

Este curso presupone los conocimientos del curso:

Verilog: Diseño digital para FPGAs con Verilog.

Contenido resumido:

Parte I: Introducción a SystemVerilog

Verificación de los sistemas digitales en la actualidad
Del verilog al systemVerilog. Mejoras con respecto a Verilog
Tipos de arrays: multidimensionales, asociativos dinámicos, colas y ligado a su uso el concepto de scoreboard
Concurrencia, “threads” y comunicación entre procesos: fork, join, disable, eventos, semáforos, mailboxes.
SVA (system Verilog assertion language)
RCSG: Random constraint stimulus generation
Code Coverage and functional coverage
System verilog OOP básico. Uso de Packages
Metodología de trabajo: vPlan, regresiones, bug reporting y bug tracking. Tests dirigidos, tests randomizados, inyección de errores, stress.

Parte II: UVM básico

Conceptos básicos de UVM (Universal Verification Methodology).
Estructura de test: Interfaces. Uso de los Interfaces en los bancos de prueba, uso de clcocking blocks.
System verilog OOP avanzado
“Transactions and sequences”
“drivers and sequencers”
“Monitors and agents”
“Coverage collectors”
“Scoreboard and enviroment”
“Configuration and Factory”
“UVM tests and complex sequences”

Este curso se dicta en español y la documentación está en inglés.

Descriptores y detalles:

Puede consultar los detalles de esta edición 2025. (en breve)

Fechas

Verilog: lunes 2, martes 3 y miércoles 4 de junio de 2025 (2.5 días – 20hs).
Lunes de 10:30 a 17:30 (6 hs de clase), martes de 9:00 a 18:00 (8 hs) y miércoles de 9:00 a 15:00 (6 hs).
UVM: martes 10, miércoles 11 y jueves 12 de junio de 2025 de 9:00 a 18:00h (3 días – 24hs).

Lugar de realización:

Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID

Puede ver como llegar (Aquí).

Fundación Fundae:

Recuerde que su empresa puede beneficiarse de las subvenciones de la fundación fundae (antigua fundación tripartita)