Del 10-09-2024 al 11-09-2024
Seminario Gratuito – Versal Adaptive SoC: NoC-Mem-Debug
Versal Adaptive SoC: NoC-Mem-Debug (Free Hands-on Workshop / Taller práctico gratuito)
* This is a free of charge seminar sponsored by AMD (Regular Price 999 u$d). The seminar will be in Spanish.
Introduction (in Spanish Below):
In this seminar we would explore the AMD Versal™ adaptive SoC heterogeneous architecture and concentrate in three important aspects of the architecture (i) the programmable network on chip (NoC), (ii) the memory interfaces and (iii) tools and techniques available to debug AMD Versal devices.
We will start with a review of main components present into the SoC heterogeneous architecture and the roadmap of AMD Versal™ adaptive SoC including the Versal Gen2.
Then, we illustrate how the NoC (network on chip) is used to efficiently move data within the device. The emphasis is on enumerating the major components comprising the NoC architecture in the Versal Adaptive SoC, how to implement a basic design using the NoC, and configuring the NoC for efficient data movement.
After that, we move to have a system-level understanding of AMD Versal™ adaptive SoC memory interfaces. Memory controller architecture, IP generation, simulation, and implementation are covered. We will focus on configuring the memory controller IPs, using the memory controllers in test benches and applications, simulating and implementing the memory controller Ips, exploring traffic pattern generation and the performance tuning for the hardened DDRMC
Finally, we will describe the tools and techniques available to debug AMD Versal™ devices. You will learn about features for debugging the fabric (programmable logic) and the hard blocks. The section also covers ChipScoPy APIs, which provide a Python™ interface to program and debug the Versal devices.
Introducción:
En este seminario exploraremos la arquitectura heterogénea del SoC (System on a Chip) adaptativo AMD Versal™ y nos concentraremos en tres aspectos importantes de la arquitectura: (i) la red programable en chip (Network on Chip – NoC), (ii) las interfaces de memoria y (iii) las herramientas y técnicas disponibles para depurar dispositivos AMD Versal.
Comenzaremos con una revisión de los componentes principales presentes en la arquitectura heterogénea del SoC y la hoja de ruta del SoC adaptativo AMD Versal™, incluido el Versal Gen2.
Luego, ilustramos cómo se utiliza NoC (Network on Chip) para mover datos de manera eficiente dentro del dispositivo. El énfasis está en enumerar los componentes principales que componen la arquitectura NoC en Versal Adaptive SoC, cómo implementar un diseño básico usando el NoC y configurar el NoC para un movimiento de datos eficiente.
Después de esto, pasamos a tener una comprensión a nivel de sistema de las interfaces de memoria SoC adaptables AMD Versal™. Se cubren la arquitectura del controlador de memoria, la generación, simulación e implementación de IP. Nos centraremos en configurar las IP del controlador de memoria, usar los controladores de memoria en bancos de pruebas y aplicaciones, simular e implementar las IP del controlador de memoria, explorar la generación de patrones de tráfico y el ajuste del rendimiento para el DDRMC.
Finalmente, describiremos las herramientas y técnicas disponibles para depurar dispositivos AMD Versal™. Aprenderá sobre las funciones para depurar la lógica programable (programmable logic) y los bloques hardware dedicados. La sección también cubre las API de ChipScoPy, que proporcionan una interfaz Python™ para programar y depurar los dispositivos Versal.
* Este taller es gratuito gracias a AMD. (Costo regular de 999 u$d)
Date / fecha:
September 10th and 11th 2024. 15.00 to 18:00 (CET – European Coordinated Time)
Martes 10 y miércoles 11 de septiembre 2024 de 15.00 a 18.00 (Horario coordinado europeo)
Pre-register:
