Diseño con FPGAs de AMD: Vivado ML Edition – Essential (2025)

VIV-ESS: Designing FPGAs Using the Vivado Design Suite ML Essential 

 VIV-ESS: Diseño FPGA de Xilinx usando Vivado Design Suite Essential 

Breve Resumen: Este curso ofrece entrenamiento introductorio en el Vivado Design Suite y le ayuda a entender el flujo de diseño con FPGAs de Xilinx. Este curso enseña a crear un diseño de FPGA, que incluye la creación de un proyecto de Vivado Design Suite, simulando el diseño, realizando asignaciones de pines, aplicando restricciones básicas de temporización, sintetizando, implementando y depurando el diseño. Finalmente, también se cubre el proceso para generar y descargar flujo de bits en una placa de demostración.

Se profundiza en cómo construir un diseño eficaz en FPGA utilizando técnicas de diseño síncrono, usando el Vivado® IP Integrator para crear un sub-sistemas, utilizando técnicas de codificación HDL adecuadas para mejorar el rendimiento de diseño y depurar un diseño con múltiples dominios de reloj.

Este curso se dicta en español y la documentación está en inglés.

Descriptores y detalles:

Puede consultar los detalles de la pasada edición 2024 (aquí). En breve los detalles de la edición 2025.

Fechas:

• VHDL: Lunes 28, martes 29 y miércoles 30 de abril de 2025 (2.5 días – 20hs).
• VIV-ESS: Lunes 12, martes 13 y miércoles 14 de mayo de 2025 de 9:00 a 18:00h (3 días – 24hs).
• VIV-ADV: Lunes 26, martes 27 y miércoles 28 de mayo 2025 de 9:00 a 18:00h (3 días – 24hs).

Lugar de realización:

Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID

Puede ver como llegar (Aquí).

Fundación Fundae:

Recuerde que su empresa puede beneficiarse de las subvenciones de la fundación fundae (antigua fundación tripartita)

Pre-Inscripción