Del 12-05-2025 al 14-05-2025
— Info Preliminar
Se trata de un curso de 3 días, el cual se complementa a los cursos en diseños de FPGAs de AMD. Estos cursos están relacionados entre sí, y pueden ser cursados individualmente o combinados.
VIV-ESS: Diseño FPGA de Xilinx usando Vivado Design Suite Essential
Breve Resumen: Este curso ofrece entrenamiento introductorio en el Vivado Design Suite y le ayuda a entender el flujo de diseño con FPGAs de Xilinx. Este curso enseña a crear un diseño de FPGA, que incluye la creación de un proyecto de Vivado Design Suite, simulando el diseño, realizando asignaciones de pines, aplicando restricciones básicas de temporización, sintetizando, implementando y depurando el diseño. Finalmente, también se cubre el proceso para generar y descargar flujo de bits en una placa de demostración.
Se profundiza en cómo construir un diseño eficaz en FPGA utilizando técnicas de diseño síncrono, usando el Vivado® IP Integrator para crear un sub-sistemas, utilizando técnicas de codificación HDL adecuadas para mejorar el rendimiento de diseño y depurar un diseño con múltiples dominios de reloj.
Este curso se dicta en español y la documentación está en inglés.
Puede consultar los detalles de la pasada edición 2024 (aquí). En breve los detalles de la edición 2025.
Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID
Puede ver como llegar (Aquí).
Recuerde que su empresa puede beneficiarse de las subvenciones de la fundación fundae (antigua fundación tripartita)