Diseño con FPGAs de AMD-Xilinx: Vivado ML Edition – Advanced (2026)

VIV-ADV: Designing FPGAs Using the Vivado Design Suite ML Advanced 

VIV-ADV: Diseño FPGA de Xilinx usando Vivado Design Suite Advanced

Breve Resumen: Se abordan los aspectos más avanzados de la herramienta Vivado® Design Suite y del hardware de las FPGAs de Xilinx. Este curso demuestra técnicas para cumplir restricciones temporales (timing closure), tales como las restricciones básicas (baselining), segmentación (pipelining), circuitos de sincronización y técnicas óptimas de codificación HDL, que ayudan a cumplir restricciones temporales en el diseño. Este curso también le muestra cómo depurar su diseño usando capacidades avanzadas del Vivado Logic Analyzer. Además, se revisan las capacidades avanzadas de Vivado para lograr cumplir requisitos de diseño (design closure). Se describen las restricciones de entrada/salida e interfaces source-synchronous y system-synchronous, uso de scripting Tcl, uso de técnicas de floorplanning, diseño incremental y optimizaciones físicas, características de seguridad (bitstream encryption, AES authentication y seguridad en IP), modos de configuración avanzados.

Este curso se dicta en español y la documentación está en inglés.

Descriptores y detalles:

Puede consultar los detalles de esta edición aquí.

Fechas:

• VIV-ESS: lunes 19, martes 20 y miércoles 21 de enero de 2026 de 9:00 a 18:00h (3 días – 24hs). 
• VIV-ADV: Lunes 23, martes 24 y miércoles 25 de febrero 2026 de 9:00 a 18:00h (3 días – 24hs).

Lugar de realización:

Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID

Puede ver como llegar (Aquí).

Fundación Fundae:

Recuerde que su empresa puede beneficiarse de las subvenciones de la fundación fundae (antigua fundación tripartita)

Pre-Inscripción