AMD Vivado Essential – Incompany Valencia
Inicio 26-11-2026
Fin 27-11-2026
Diseño con FPGAs de AMD-Xilinx: VHDL Síntesis Lógica y Simulación (2026)
Diseño con FPGAs de AMD: Vivado ML Edition – Essential (enero 2027)
Diseño con FPGAs de AMD: Vivado ML Edition – Advanced (feb 2027)
Verification with OSVVM (Open Source VHDL Verification Methodology) VILT – Incompany
Designing FPGAs Using the Vivado Design Suite ML Essential. Versión incompany
Objetivos e introducción:
Esta formación a medida ofrece entrenamiento indispensable de la herramienta Vivado Design Suite y le ayuda a entender el flujo de diseño con FPGAs de AMD (Xilinx). Este curso enseña a crear un diseño de FPGA, que incluye la creación de un proyecto de Vivado Design Suite, simulando el diseño, realizando asignaciones de pines, aplicando restricciones básicas de temporización, sintetizando, implementando y depurando el diseño. Finalmente, también se cubre el proceso para generar y descargar flujo de bits en una placa de demostración.
Se profundiza en cómo construir un diseño eficaz en FPGA utilizando técnicas de diseño síncrono, usando el Vivado® IP Integrator para crear un sub-sistemas, utilizando técnicas de codificación HDL adecuadas para mejorar el rendimiento de diseño y depurar un diseño con múltiples dominios de reloj.
Este curso se dicta en español y la documentación está en inglés.
Descripción del Contenido:
El contenido puede tener leves alteraciones dependiendo de los conocimientos previos de los asistentes. El curso se estructura en dos días consecutivos, con una duración total de 16 horas docentes, dedicando aproximadamente la mitad del tiempo a sesiones prácticas de laboratorio.
El contenido será basa en el curso VIV-ESS: Diseño con FPGAs de AMD: Vivado Design Suite Essential que puede ver los descriptores detallados en https://electratraining.org/2026/amd-vivado-essential-2027/
Requisitos previos de los asistentes:
Indispensable contar con conocimientos de diseño digital. Se recomienda manejo de lenguajes de descripción de Hardware (Verilog y/o VHDL).
Herramientas y placas de desarrollo:
Herramientas de software: Vivado Design Suite, Vitis Unified IDE (versión 2026.1). Plataforma de evaluación Zybo Zynq, MPSoC ZCU104 y/o Boolean Board (Spartan 7).
Fechas:
Jueves 26 y Viernes 27 de noviembre de 2026 de 9:00 a 18:00h (2 días – 16hs)
Lugar de realización:
Paterna, Valencia exclusivo para ITI.