Del 03-12-2024 al 04-12-2024
Seminario Gratuito – Versal Adaptive SoC: PMC-DSP-Fabric
Versal Adaptive SoC: PMC-DSP-Fabric (Free Hands-on Workshop / Taller práctico gratuito)
* This is a free of charge seminar sponsored by AMD (Regular Price 999 u$d). The seminar will be in Spanish.
Introduction (in Spanish Below):
In this seminar we would continuing exploring the AMD Versal™ adaptive SoC heterogeneous architecture and concentrate in another three relevant aspect of the architecture (i) the platform management controller (PMC) subsystem, (ii) the DSP engines and (iii) the Adaptable Engines (FPGA Fabric).
We will start reviewing main components present into the Versal Adaptive SoC heterogeneous architecture and connecting with previous series of seminars.
Then, we describe how the PMC (Platform Management Controller) block executes the BootROM and the PLM (Platform Loader and Manager) to handle the boot and configuration for the PS (processing system), CPM (CCIX-PCIe Module), PL (Programmable Logic), NoC (Network om Chip) register initialization and settings. The PMC bus architecture and centralized integration enables significantly faster configuration and readback performance when compared with previous devices.
After that, we move to the architected DSP Engines in Versal Adaptive SoC (DSP58) which provides a hardware array of configurable ALUs. The DSP engines support operations for adder, subtracter, multiplier, compare, multiplex, boolean operation, and cascading oriented to signal processing operations including now floating-point arithmetic capabilities. We describe the DSP slice architecture, operations, supported data types, and use cases with a comparison of previous DSP48 slice features in Xilinx UltraScale+.
Finally, we will focus on the adaptable hardware architecture of Versal ACAP (FPGA Fabric – PL Programmable Logic) as an evolution of UltraScale+ technology. The Versal adaptable engines provide an improved and denser architecture as in previous technologies that include the CLB (Configurable Logic Block), Block RAM, and the UltraRAM memory array. The CLB and LUT (Look up table) architecture will be described in detail, the inclusion of latches, flip-flop registers and using the LUT resources as LUTRAM and SRL, and which configurations can be used. The Adaptable Engines provide the capability of hardware programmability to adapt all the Versal engines with additional digital functions and required interfaces.
Introducción (en castellano):
En este seminario continuaremos explorando la arquitectura heterogénea del SoC adaptativo AMD Versal y nos concentraremos en otros tres aspectos relevantes de la arquitectura (i) el subsistema del controlador de gestión de la plataforma (PMC), (ii) los motores DSP de procesado digital de la señal y (iii) los motores adaptables (FPGA Fabric).
Comenzaremos revisando los componentes principales presentes en la arquitectura heterogénea del SoC adaptativo Versal y conectando con la serie de seminarios anteriores.
Luego, describiremos cómo el bloque PMC (controlador de gestión de plataforma) ejecuta el BootROM (ROM de arranque) y el PLM (cargador y administrador de plataforma) se utiliza para manejar el arranque y la configuración de la inicialización y configuración de registros del PS (sistema de procesamiento), CPM (módulo CCIX-PCIe), PL (lógica programable) y NoC (Network on Chip). La arquitectura de bus PMC y la integración centralizada permiten una configuración y un rendimiento de lectura (readback) significativamente más rápidos en comparación con los dispositivos anteriores.
Después de eso, pasamos a los motores DSP presentes en Versal Adaptive SoC (DSP58), que proporcionan una matriz hardware de unidades aritméticas de procesamiento (ALUs) configurables. Los motores DSP admiten operaciones de suma, resta, multiplicación, comparación, multiplexación, operaciones booleanas y operaciones en cascada orientadas al procesamiento digital de la señal, incluidas ahora capacidades aritméticas de punto flotante. Describiremos la arquitectura de los bloques DSP, las operaciones, los tipos de datos admitidos y los casos de uso con una comparación de las características de bloques DSP48 anteriores en Xilinx UltraScale+.
Finalmente, nos centraremos en la arquitectura de hardware adaptable de Versal ACAP (FPGA Fabric – PL Programmable Logic) como una evolución de la tecnología UltraScale+. Los motores adaptables de Versal proporcionan una arquitectura mejorada y com mayor densidad en comparación con las tecnologías precedentes, que incluyen CLB (bloque lógico configurable), bloques de memoria RAM (BRAMs) y la matrices de memoria UltraRAM. Se describirá en detalle la arquitectura del CLB y LUT (Look up table), la inclusión de latches, registros flip flop y el uso de recursos LUT como LUTRAM y SRL, y qué configuraciones se pueden utilizar. Los motores adaptables brindan la capacidad de programación de hardware para adaptar todos el resto de los motores de cómputo de Versal con funciones digitales adicionales e interfaces necesarias.
* Este taller es gratuito gracias a AMD. (Costo regular de 999 u$d)
Date / fecha:
December 3th and 4th 2024. 15.00 to 18:00 (CET – European Coordinated Time)
Martes 3 y miércoles 4 de diciembre 2024 de 15.00 a 18.00 (Horario coordinado europeo)
Pre-register:
