Del 11-07-2024 al 12-07-2024

Timing (Temporización) en FPGAs: STA, XDC, restricciones (incompany)

Temporización (timing) en Diseños FPGAs de AMD-Xilinx: conceptos, análisis estático de tiempos (STA) y restricciones temporales en formato XDC. Incompany Fagor Automation.

Objetivos: Dotar de los conocimientos necesarios para optimizar diseños desde el punto de vista de temporización (timing closure). Revisar y comprender los conceptos relacionados con el análisis estático de tiempos y las restricciones XDC (Xilinx Design Constrains) del fabricante AMD-Xilinx. Aplicar eficazmente restricciones y generar las excepciones necesarias.

Temario de la formación:

1. Electronic aspects of digital design:
• Basic Concepts: fan-in, fan-out, Propagation delay (Rise/Fall time), intrinsic and extrinsic delays, timing derating factors, glitches
• Synchronous design issues. Temporal parameters of registers, Metastability
• Clock distribution network. Clock skew, setup and Hold violations, clock jitter, Clock gating, clock managers, Delay-Locked Loop.
• Interfacing different clock domains. Using synchronizer, Handshake signaling, Asyn-chronous FIFO, Open loop communication.
2. Basic Timing Issues, Synchronous Design and Design Constrains
• Timing model and Static Timing Analysis (STA) in AMD-Xilinx FPGAs
• Introduction to Clock Constraints: Apply clock constraints and perform timing analysis.
• Generated Clocks: Use the report clock networks report to determine if there are any generated clocks in a design.
• I/O Constraints and Virtual Clocks: Apply I/O constraints and perform timing analysis.
• Vivado Timing Reports: Generate and use to analyze failed timing paths.
• Setup and Hold Timing Analysis: Understand setup and hold timing analysis.
• Timing Summary Report: Use the post implementation timing summary report to signoff criteria for timing closure.
• Clock Group Constraints: Apply clock group constraints for asynchronous clock domains.
• Introduction to Timing Exceptions: Applying them to fine tune design timing.
3. Advanced Timing Issues, Clock Domain Crossing, I/O Timing Scenarios
• Baselining – Use AMD-Xilinx recommended baselining procedures to progressively meet timing closure.
• Synchronization Circuits – Different technics for clock domain crossings.
• Report Clock Interaction – Use the clock interaction report to identify interactions between clock domains.
• I/O Timing Scenarios – Overview of various I/O timing scenarios, such as source- and system-synchronous, direct/MMCM capture, and edge/center aligned data.
• Timing Constraints Priority – Identify the priority of timing constraints.
• Physical Optimization – Use physical optimization techniques for timing closure

Fechas y Lugar:

  • Jueves 1 y viernes 12 de julio de 2024.

Fagor Automation Mondragón – Arrasate

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Profesores a cargo:

  • Raúl Mateos Gil

    Raúl Mateos Gil es doctor por la Universidad de Alcalá e Ingeniero de Telecomunicación por la Universidad Politécnica de Madrid. Actualmente es profesor titular del Departamento de Electrónica de la Universidad de Alcalá. Sus áreas de investigación se centran en...Leer Más

  • Gustavo Sutter

    Doctor en informática y telecomunicaciones por la Universidad Autónoma de Madrid, Ingeniero en Sistemas en la Univ. Nacional del Centro de la Prov. de Buenos Aires en Argentina. Cuenta con más de 15 años de experiencia en diseño de sistemas...Leer Más