Seminario Gratuito – Implementing DSP algorithms in AMD FPGA and Adaptive SoC devices

Implementando Algoritmos DSP en FPGAs y SoC Adaptativos de AMD (Free Workshop / Taller práctico gratuito)

Introduction (in Spanish Below):

Digital Signal Processing (DSP) is at the core of modern communication, vision, and control systems. In this seminar, we will explore how AMD FPGA and Adaptive SoC platforms can be leveraged to implement DSP algorithms efficiently. We will compare design methodologies, highlighting the strengths and trade-offs of different implementation approaches.

Using Vitis HLS and Vitis Model Composer, we will walk through practical examples that demonstrate how algorithm developers can accelerate the path from floating-point models to optimized hardware-ready designs. The session will cover:

• Key considerations when mapping DSP algorithms to programmable logic or AI Engines.
• High-level design entry with C/C++ and MATLAB/Simulink flows.
• Performance, resource utilization, and design productivity trade-offs.

• Practical tips for debugging and optimizing DSP workloads on AMD devices.
• SoC partitioning strategies: deciding what runs in PL, PS, or AI Engines, and optimizing AXI and NoC bandwidth.

By the end of the talk, attendees will gain a clear understanding of how to harness FPGA and Adaptive SoC capabilities for DSP applications, bridging the gap between algorithm development and hardware acceleration.

This seminar introduces software developers to the options and techniques for selecting and implementing various types of operating systems and hypervisors on AMD Zynq UltraScale+ MPSoC and Versal devices.

Introducción (en castellano):

El Procesamiento Digital de Señales (DSP) está en el núcleo de los sistemas modernos de comunicación, visión por ordenador y control. En este seminario, exploraremos cómo las plataformas AMD FPGA y Adaptive SoC pueden aprovecharse para implementar algoritmos DSP de manera eficiente. Compararemos metodologías de diseño, destacando las ventajas y compromisos de los distintos enfoques de implementación.

Usando Vitis HLS y Vitis Model Composer, revisaremos ejemplos prácticos que muestran cómo los desarrolladores de algoritmos pueden acelerar el paso de modelos en coma flotante a diseños optimizados y listos para hardware. La sesión cubrirá:

• Consideraciones clave al mapear algoritmos DSP en lógica programable o AI Engines.
• Entrada de diseño de alto nivel con flujos en C/C++ y MATLAB/Simulink.
• Compromisos entre rendimiento, utilización de recursos y productividad en el diseño.
• Consejos prácticos para depuración y optimización de cargas DSP en dispositivos AMD.
• Estrategias de partición en SoC: decidir qué se ejecuta en PL, PS o AI Engines, y cómo optimizar el ancho de banda de AXI y NoC.

Al finalizar la charla, los asistentes obtendrán una comprensión clara de cómo aprovechar las capacidades de FPGA y Adaptive SoC para aplicaciones DSP, cerrando la brecha entre el desarrollo algorítmico y la aceleración en hardware.

* Este taller es gratuito gracias a AMD. (Costo regular de 999 u$d)

Agenda (preliminary):

• Introduction and Fundamentals
  • AMD FPGA and Adaptive SoC architecture: PL, PS, and AI Engines.
  • Review of traditional design flows vs. accelerated flows (HLS, Model Composer).
• Design with Vitis HLS and Model Composer
  • Vitis HLS and Vitis Model Composer workflow
  • Design and simulation in MATLAB/Simulink.
  • Automatic HDL generation and validation.
  • Practical examples
• Using AI Engines in DSP Applications
  • AI Engine architecture in Versal devices.
  • Partitioning strategies: what to implement in PL, PS, or AI Engines.
  • Practical example: processing pipeline using AI Engines and PL.
  • Optimizing interconnects (AXI and NoC) for high data-rate applications.
• Verification and Optimization
  • Verification methods: C/RTL co-simulation, MATLAB testbenches.
  • Hardware-in-the-loop and on-board validation.
  • Key metrics: performance, latency, resource utilization, and power.
  • Common debugging scenarios and best optimization practices.
• Conclusions and Q&A

Date / fecha:

Thursday, december 11th.  15.00 to 18:00 (CET – European Coordinated Time).

jueves 11 de diciembre de 2025 de 15.00 a 18.00 (Horario coordinado europeo).

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