Verification with OSVVM (Open Source VHDL Verification Methodology) VILT – Incompany

Compact VHDL Testbenches and Verification with OSVVM (Open Source VHDL Verification Methodology) (Live on-Line)

Presentación:

Este curso comienza con bancos de pruebas (testbenches) sencillos y aumenta progresivamente el nivel de abstracción. A lo largo del proceso, los estudiantes aprenden sobre: uso de subprogramas, bibliotecas, lectura y escritura de archivos, problemas de modelado, bancos de pruebas basados en transacciones (transaction-based testbenches), modelos funcionales de bus (BFM – bus functional models), modelos basados en transacciones, tipos de registro, funciones de resolución, abstracciones para la conectividad de interfaces, métodos de sincronización de modelos, tipos protegidos, tipos de acceso (punteros), estructuras de datos (por ejemplo, scoreboards), generación de pruebas dirigidas, algorítmicas, aleatorias restringidas y aleatorias guiadas por cobertura, autochecking (verificación de resultados, temporización, protocolo e inyección de errores), cobertura funcional, representación de valores analógicos y formas de onda periódicas, temporización y ejecución del código, planificación de pruebas y configuraciones.

Contenidos:

• Introducción a los testbenches y fundamentos de VHDL para verificación
• Subprogramas, bibliotecas y manejo de archivos
• Modelos basados en transacciones (Transaction-Based Models, TBM) y Bus Functional Models (BFM)
• Componentes de una arquitectura de verificación basada en transacciones
• Estructuras de datos para la verificación (records, tipos protegidos, scoreboards, colas, etc.)
• Generación de pruebas dirigidas, algorítmicas y aleatorias restringidas
• Cobertura funcional y métricas de verificación
• Sincronización, temporización y ejecución de modelos
• Técnicas avanzadas de aleatorización y cobertura
• Planificación de la verificación y desarrollo de planes de prueba

Modalidad: Live Online.

Duración: 24 horas, distribuidas en 6 sesiones de 4 horas, organizadas en dos semanas (3 encuentros por semana). Cada sesión combina: Exposición de conceptos teóricos. Ejercicios prácticos sobre casos reales. Preguntas de autoevaluación para consolidar los conceptos. Espacio para consultas y discusión técnica.

Prerrequisitos de los asistentes:

Conocimientos básicos e intermedios de VHDL. Experiencia en el diseño y simulación de circuitos digitales. Familiaridad con la elaboración de testbenches básicos. Ideas de lógica digital síncrona y máquinas de estados. Manejo básico de un simulador de VHDL.

Fechas:

• OSVVM semana1: Martes 10, míercoles 11 y  jueves 12 de noviembre de 2026. (Live on line)

• OSVVM semana2: Martes 17, míercoles 18 y jueves 19 de noviembre de 2026 (Live on line)

Lugar de realización:

Live online usando MS-TEAMS, exclusivo In-Company para Indra