Diseño con FPGAs de AMD-Xilinx: VHDL Síntesis Lógica y Simulación (2025)

VHDL: Designing with VHDL. Logical Synthesis and Simulation for AMD FPGA design

VHDL: Diseñando con VHDL. Síntesis Lógica y Simulación para FPGAs de Xilinx

Breve resumen: Este curso es una introducción al lenguaje VHDL. Énfasis en escritura de código sintetizable y escritura de código de simulación para bancos de pruebas (testbench).  Se cubre el diseño a nivel RTL (nivel de transferencia de registros) y diferentes estilos de codificación. Este curso aborda específicamente los dispositivos Xilinx y los dispositivos FPGA en general. También se introducen nociones de Verilog y la forma de interactuar con VHDL. Este curso es eminentemente práctico.

Este curso se dicta en español y la documentación está en inglés.

Descriptores y detalles:

Puede consultar los detalles de la pasada edición 2024 aquí. En breve actualizaremos la edición 2025.

Fechas

• VHDL: Lunes 28, martes 29 y miércoles 30 de abril de 2025 (2.5 días – 20hs). Lunes de 10:30 a 17:30 (6 hs de clase), martes de 9:00 a 18:00  (8 hs) y miércoles de 9:00 a 15:00 (6 hs).
• VIV-ESS: Lunes 12, martes 13 y miércoles 14 de mayo de 2025 de 9:00 a 18:00h (3 días – 24hs).
• VIV-ADV: Lunes 26, martes 27 y miércoles 28 de mayo 2025 de 9:00 a 18:00h (3 días – 24hs).

Lugar de realización:

Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID

Puede ver como llegar (Aquí).

Fundación Fundae:

Recuerde que su empresa puede beneficiarse de las subvenciones de la fundación fundae (antigua fundación tripartita)