Del 02-06-2025 al 04-06-2025
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Este curso ofrece una introducción completa al lenguaje de descripción de hardware (HDL) Verilog. El énfasis está puesto en: Escribir diseños de hardware eficientes; Realizar simulaciones HDL de alto nivel; Emplear estilos de codificación estructurales, de nivel de transferencia de registros (RTL – Register Transfer Level) y de comportamiento (behavioral ); Especial enfasis en la síntsis para dispositivos AMD y dispositivos FPGA en general; Utilizar las mejores prácticas de codificación.
Este curso se organiza en 20 hs (2.5 días) y cubre Verilog 1995 y 2001. Así mismo se introducen nociones de SystemVerilog y la integración con módulos descritos con VHDL.
El contenido de este curso es requisito para participar en el curso de UVM:
Este curso no se centra en ninguna arquitectura en particular, pero en FPGAs y SoC de AMD en general. Después de completar esta curso, tendrá las habilidades necesarias para:
Este curso se dicta en español y la documentación está en inglés.
Puede consultar los detalles de esta edición 2025. (en breve)
Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID
Puede ver como llegar (Aquí).
Recuerde que su empresa puede beneficiarse de las subvenciones de la fundación fundae (antigua fundación tripartita)