Eventos
Del
08-05-2017 al
10-05-2017
Diseñando con Verilog. Síntesis Lógica y Simulación para FPGAs de Xilinx
Del
11-04-2017 al
12-04-2017
Curso Síntesis de Alto Nivel con Vivado HLS en Argentina
Del
20-02-2017 al
23-02-2017
Diseño de Sistemas Empotrados en Xilinx Zynq AP-SoC: Essential Embedded y Advanced Embedded
Del
15-01-2017 al
15-01-2017
Cursos Tecnología Xilinx 2017. 1er Semestre
Del
10-11-2016 al
11-11-2016
Training Sintesis de Alto Nivel con Vivado-HLS en Valencia
Del
24-10-2016 al
27-10-2016