Versal Adaptive SoC Engineering Path

Información preliminar

Programa de Ingeniería en SoCs Adaptativos Versal (Versal Adaptive SoC Engineering Path)

Presentación:

Estos trainings (cursos) te guiarán de forma progresiva por el ecosistema de desarrollo de AMD (Xilinx) Versal, comenzando por la arquitectura base del sistema y avanzando hacia el diseño de aplicaciones heterogéneas, aceleración con motores de IA y procesamiento digital de señales (DSP).

These courses will guide you step-by-step through the AMD Versal development ecosystem, starting from the system’s core architecture and advancing toward heterogeneous application design, AI engine acceleration, and digital signal processing (DSP).

Cursos financiados por / Trainings funded by:

Esta serie de cursos son financiados por  Cátedra Internacional UPV-VaSiC de Diseño Microelectrónico, hacia el Campus Internacional de Semiconductores, en el marco del Programa de Ayudas para la Creación de Cátedras Universidad-Empresa (Cátedras Chip), financiado por el Ministerio para la Transformación Digital y de la Función Pública y por la Unión Europea – NextGenerationEU (Expediente TSI-069100-2023-0009), dentro del Plan de Recuperación, Transformación y Resiliencia.

Se trata de tres cursos independientes pero interrelacionados:

• Versal-ADM: Designing with the AMD Versal Adaptive SoC: Architecture and Design Methodology
• Versal-HLS: High-Level Synthesis (HLS) for Embedded Heterogeneous Design
• Versal-AIE: Designing with Versal AI Engine: Architecture and Design Flow

Introducción General (Versal-ADM, Versal-HLS, Versal-AIE)

Puede obtener una versión pdf de esta información (aquí)

Esta formación se dirige a diseñadores, desarrolladores y gerentes de proyectos involucrados en el diseño y construcción de sistemas electrónicos de computación y procesamiento de señales que requieren muy altas prestaciones y desean desarrollar con los dispositivos SoC adaptativos de AMD.

Esta serie de cursos ofrece un recorrido progresivo por el ecosistema de desarrollo de AMD (Xilinx) Versal, desde la arquitectura básica del sistema hasta el diseño avanzado de aplicaciones heterogéneas, aceleración con motores de IA y procesamiento digital de señales (DSP).

La familia AMD Versal™ Adaptive SoC (Sistemas en un Chip Adaptativos) representa un hito en el diseño digital de alto rendimiento debido a su capacidad de unificar computación heterogénea, aceleración personalizable y conectividad de alto ancho de banda en un solo dispositivo.

La capacidad de pipeline, paralelismo masivo y baja latencia hace que Versal destaque sobre arquitecturas tradicionales (CPU, DSP, GPU) siendo una opción imbatible en aplicaciones como Redes 5G/6G, Visión por ordenador y procesamiento de video, Radar y sonar (defensa, automoción), IA y aprendizaje automático (inferencias en tiempo real), Cómputo científico y financiero.

La formación se estructura sobre tres cursos independientes pero interrelacionados: en el primero se introduce la arquitectura y la metodología de diseño en los dispositivos versal; el segundo se concentra en la síntesis de alto nivel (HLS) y el flujo de diseño para sistemas heterogéneos; en tanto que el tercero analiza la arquitectura y el flujo de diseño de los AI Engines presentes en versal. Breve resumen:

Versal-ADM. Start Designing with the AMD Versal Adaptive SoC: Architecture and Design Methodology (4 días – 32 hs).

Fundamentos de la arquitectura Versal y Flujo completo de diseño

Temas Claves: Recursos de cómputo (PL, PS, AI Engine, NoC); Herramientas Vivado y Vitis; Interfaces de memoria, PCIe y transceptores; Procesos de arranque, configuración y manejo de reloj; Flujos para software embebido, AI Engine y RTL; Uso del Power Design Manager (PDM); Técnicas de optimización y cierre de timing; Integración y validación del sistema; Seguridad, configuración segmentada y debugging

Versal-HLS.  High-Level Synthesis (HLS) for Embedded Heterogeneous Design (3 días – 24hs)

Desarrollo con C/C++ (HLS) en sistemas heterogéneos

Temas claves: Fundamentos de High-Level Synthesis (HLS); Flujo de Desarrollo de Componentes HLS; Interfaces de Entrada/Salida (I/O); Optimización del Rendimiento; Análisis y Depuración; Integración de IPs y Exportación a Vivado; Uso de la línea de comandos v++; Emulación y depuración en Vitis Unified IDE; Desarrollo de plataformas personalizadas.

Versal-AIE. Designing with Versal AI Engine: Architecture and Design Flow (3 días – 24hs)

Programación de kernels de AI Engine (scalar/vector) y análisis de rendimiento

Temas claves: Arquitectura AIE y AIE-ML; Comunicación y memoria en el array; Comunicación entre PL–AIE, constraints y parámetros en tiempo de ejecución; Librería AI Engine DSP: multiplicación matricial, FIR, FFT; Depuración y trazado de eventos; Uso del Vitis Model Composer; Desarrollo rápido y prototipado de kernels personalizados; Análisis de rendimiento y optimización con Vitis Analyzer

Fechas, Registro y Matrícula

Se trata de tres cursos independientes pero interrelacionados:

• Versal-ADM: Designing with the AMD Versal Adaptive SoC: Architecture and Design Methodology (Oct 2025)
• Versal-HLS: High-Level Synthesis (HLS) for Embedded Heterogeneous Design (Dic 2025)
• Versal-AIE: Designing with Versal AI Engine: Architecture and Design Flow (Feb 2026)

La matrícula está subvencionada por la cátedra UPV-VaSiC. Existe un proceso de selección de los candidatos a la formación por parte de la cátedra UPV-VaSiC.

Consultas, dudas e información adicional

En caso de dudas y consultas, escribe un email a valencia2025 _at_ electratraining.org (reemplace “_at_” por “@”)