Designing with Versal AI Engine: Architecture and Design Flow (Versal-AIE)

Versal-AIE. Diseño con Versal AI Engine: Arquitectura y Flujo de Diseño

Este curso es parte de una serie de entrenamientos que ofrece un recorrido progresivo por el ecosistema de desarrollo de AMD (Xilinx) Versal, desde la arquitectura básica del sistema hasta el diseño avanzado de aplicaciones heterogéneas, aceleración con motores de IA y procesamiento digital de señales (DSP).

Esta serie de cursos denominados “Versal Adaptive SoC Engineering Path (Programa de Ingeniería en SoCs Adaptativos Versal)” son financiados por  Cátedra Internacional UPV-VaSiC de Diseño Microelectrónico, hacia el Campus Internacional de Semiconductores, en el marco del Programa de Ayudas para la Creación de Cátedras Universidad-Empresa (Cátedras Chip), financiado por el Ministerio para la Transformación Digital y de la Función Pública y por la Unión Europea – NextGenerationEU (Expediente TSI-069100-2023-0009), dentro del Plan de Recuperación, Transformación y Resiliencia.

Puedes acceder a la descripción a través del siguiente enlace https://electratraining.org/2025/versal-engineering-path/

Descripción del curso Versal-AIE:

Los Versal™ AI Engines (de AMD-Xilinx) representan una innovación central dentro de la familia Versal Adaptive SoC, diseñados para proporcionar capacidades de cómputo de alto rendimiento y eficiencia energética en aplicaciones de IA, procesamiento de señales y entornos con manejo intensivo de datos. En este curso se describe la arquitectura de los AMD Versal™ AI Engine, las comunicaciones de datos dentro de un arreglo de AI Engines y entre la lógica programable (PL) y los AI Engines, así como la programación de los AI Engines (programación de kernel único y de múltiples kernels utilizando gráficos de flujo de datos) y el análisis de programas kernel mediante diversas funciones de depuración.

También se demuestra el desarrollo de diseños DSP en AI Engine utilizando AMD Vitis™ Model Composer. Además, se abordan funciones avanzadas en la implementación de gráficos de flujo de datos adaptativos (ADF), tales como el uso de streams, cascade streams, restricciones de ubicación de buffers, parametrización en tiempo de ejecución y el uso de APIs para actualizar y leer parámetros en tiempo de ejecución.

Este curso se centra en:

• Describir la arquitectura de los AI Engines (AIE).
• Ilustrar el flujo de herramientas para el Versal AI Engine.
• Diseñar utilizando kernels individuales de AI Engine y analizar el rendimiento de kernels escalares y vectorizados mediante la plataforma unificada de software Vitis™.
• Diseñar utilizando múltiples kernels de AI Engine con gráficos de flujo de datos en el Vitis Unified IDE.
• Revisar el movimiento de datos entre AI Engines, entre AI Engines mediante memoria y DMA, y entre AI Engines y la lógica programable (PL).
• Analizar y depurar el rendimiento de los kernels.
• Describir la arquitectura AIE-ML e Ilustrar el modelo de programación para el AIE-ML.
• Implementar un flujo de diseño a nivel de sistema (PS + PL + AIE) y las simulaciones soportadas.
• Utilizar interfaces para el movimiento de datos entre la PL y el AI Engine.
• Utilizar APIs del AI Engine para operaciones aritméticas y funciones avanzadas en la implementación de filtros.

Público objetivo: Este curso está dirigido a desarrolladores de software y hardware, arquitectos de sistemas, diseñadores DSP y profesionales que requieran conocer el potencial de los dispositivos AMD (Xilinx) Versal Adaptive SoC, así como las metodologías de diseño asociadas.

Requisitos previos: Se recomienda contar con conocimientos de FPGAs y SoCs de AMD, así como experiencia básica en el uso de las herramientas Vivado™ y Vitis™.

Herramientas y hardware: Herramientas de software: Vivado Design Suite, Vitis Unified IDE y PetaLinux (versión 2025.1). Plataforma de evaluación Versal VCK190 o VEK280.

Descriptores y detalles:

El tríptico con la información detallada del contenido de esta formación AQUÍ. También tienes una descripción en castellano del contenido (Versal-AIE-castellano)

Fechas:

Lunes 9, martes 10, miércoles 11 de febrero de 2026 (3 días) de 9 a 18h.

Lugar de realización:

Universidad Politécnica de Valencia (UPV)

Puede ver como llegar (Aquí).

Pre-Registro: