High-Level Synthesis (HLS) for Embedded Heterogeneous Design (Versal-HLS)

Información preliminar

Versal-HLS. Síntesis de Alto Nivel (HLS) para Diseño Heterogéneo Embebido

Este curso es parte de una serie de entrenamientos que ofrece un recorrido progresivo por el ecosistema de desarrollo de AMD (Xilinx) Versal, desde la arquitectura básica del sistema hasta el diseño avanzado de aplicaciones heterogéneas, aceleración con motores de IA y procesamiento digital de señales (DSP).

Esta serie de cursos denominados “Versal Adaptive SoC Engineering Path (Programa de Ingeniería en SoCs Adaptativos Versal)” son financiados por  Cátedra Internacional UPV-VaSiC de Diseño Microelectrónico, hacia el Campus Internacional de Semiconductores, en el marco del Programa de Ayudas para la Creación de Cátedras Universidad-Empresa (Cátedras Chip), financiado por el Ministerio para la Transformación Digital y de la Función Pública y por la Unión Europea – NextGenerationEU (Expediente TSI-069100-2023-0009), dentro del Plan de Recuperación, Transformación y Resiliencia.

Puedes acceder a la descripción a través del siguiente enlace https://electratraining.org/2025/versal-engineering-path/

Descripción del curso Versal-HLS

La Síntesis de Alto Nivel (HLS) desempeña un papel transformador en el diseño digital, especialmente en el desarrollo de FPGAs y SoCs. HLS permite cerrar la brecha entre el diseño de software y hardware, mejorando la productividad, habilitando una innovación rápida y facilitando el acceso a la aceleración hardware a un público más amplio, incluyendo a quienes no cuentan con experiencia profunda en HDL.

En esta formación se proporciona una introducción completa a la síntesis de alto nivel utilizando el AMD Vitis™ Unified IDE (anteriormente conocido como Vivado-HLS y luego Vitis-HLS). Además, se ilustra el flujo de herramientas para el desarrollo de componentes HLS y AI Engine, así como la integración de un proyecto de sistema completo al diseñar sistemas embebidos heterogéneos utilizando las herramientas v++ y AMD Vitis™ Unified IDE.

Este curso se centra en:

• Convertir diseños en C/C++ a implementaciones RTL.
• Aprender el flujo de desarrollo de componentes HLS.
• Crear interfaces de E/S para los diseños.
• Aplicar diferentes técnicas de optimización a los diseños.
• Mejorar el rendimiento (throughput), el área, la latencia y la lógica mediante el uso de distintas directivas/pragmas de HLS.
• Exportar IP utilizable en el catálogo de IP de Vivado™.
• Migrar diseños desde la herramienta clásica Vitis HLS al Vitis Unified IDE.
• Describir el diseño de sistemas embebidos heterogéneos.
• Desarrollar componentes HLS y AIE utilizando la herramienta AMD Vitis.
• Utilizar herramientas de línea de comandos v++ para la compilación, enlace y empaquetado de componentes, ejecutando emulación.
• Demostrar el flujo de diseño de sistemas para sistemas embebidos heterogéneos utilizando el AMD Vitis Unified IDE.

Público objetivo: Este curso está dirigido a desarrolladores de software y hardware, arquitectos de sistemas y a quienes necesiten acelerar aplicaciones software utilizando dispositivos AMD. También está dirigido a diseñadores HDL (Verilog – VHDL) que busquen incrementar la productividad mediante la adopción de técnicas de síntesis de alto nivel.

Requisitos previos de los participantes: Conocimiento y manejo del lenguaje de programación C/C++. Familiaridad con FPGAs y SoCs de AMD. Experiencia básica en el flujo de herramientas AMD Vitis.

Herramientas y hardware: Herramientas de software: Vivado Design Suite, Vitis Unified IDE, PetaLinux (versión 2025.1). Hardware: SoCs adaptativos de AMD (principalmente Versal, pero también MPSoC/RFSoC).

Descriptores y detalles:

El tríptico con la información detallada del contenido de esta formación AQUÍ. También tienes una descripción en castellano del contenido (Versal-HLS-castellano)

Fechas:

Lunes 1, martes 2, miércoles 3 de diciembre de 2025 (3 días) de 9 a 18h.

Lugar de realización:

Universidad Politécnica de Valencia (UPV)

Puede ver como llegar (Aquí).

Pre-Registro: